Design Verification Engineer

L'entreprise fournit des technologies d’interconnexion (NoC) pour les puces électroniques.
Elle aide les fabricants de semi-conducteurs à concevoir plus rapidement des SoC performants et économes en énergie.

Effectifs : + 450 personnes 
Equipe à taille humaine qui va passer de 50 à 75 personnes.
Siège aux USA.

Contexte :
Vous intervenez sur des flux d’assemblage de SoC et de HSI parmi les plus avancés et avez un impact direct sur l’environnement de développement, l’architecture, la vérification et les processus associés.
Vous contribuez activement à garantir la qualité et la robustesse des outils et livrables.

Missions principales : 

• Concevoir, documenter, développer et exécuter des tests de vérification par simulation
• Développer un framework Python qui génère automatiquement des test benches System Verilog et/ou UVM
• Maintenir et enrichir les tests dans la chaîne d’intégration continue, affiner les métriques et pousser l’automatisation
• Participer à l’amélioration des processus, des méthodes et des indicateurs de performance
• Travailler avec des outils de documentation, de spécification et de suivi de projet (Confluence, Jira)
• Collaborer avec les dev. pour identifier les besoins de test propres à l’environnement EDA
• Contribuer aux revues de code et aux tests unitaires pour garantir la qualité du code

Issu(e) d'une école d'ingénieurs ou équivalent, vous avez min. 7 ans d'expérience en vérification RTL.

Compétences requises : 

• Solide expertise SystemVerilog + UVM 
• Très bonne maîtrise de Python et de la programmation orientée objet
• Excellente communication écrite et orale en anglais
• Curiosité, autonomie, rigueur, sens du résultat et exigence de qualité

Compétences appréciées : 

• Connaissance des langages VHDL
• Ouverture à l’IA / flux agentiques souhaitée